Verilog HDL
모듈, 포트, 조합/순차 논리, FSM, testbench.
Curriculum
레벨별 커리큘럼
기초 HDL부터 SoC, AXI, LVDS 실습까지 단계별로 구성됩니다.
Zynq 기초
PS/PL, Vivado, Vitis, boot, GPIO, UART, SPI, I2C.
AXI / DMA
AXI-Lite, AXI-Stream, DMA, custom IP, register map.
Zynq MPSoC
고급 SoC 구조, Linux/RTOS 연동, high-speed data path.
LVDS
Differential I/O, line capture, timing, 계측 debug.
Package
상세 구성
| 구성 | 대상 | 포함 내용 |
|---|---|---|
| 입문 강의 | FPGA를 처음 시작하는 학습자 | Verilog HDL, testbench, 기본 실습 |
| SoC 강의 | Zynq / Zynq MPSoC 개발자 | PS/PL, Vivado/Vitis, peripheral 제어 |
| 인터페이스 강의 | 센서와 FPGA를 연결하는 팀 | AXI, DMA, LVDS, timing debug |
| 고객 맞춤형 교육 | 제품 개발팀 | 팀 수준과 목표 제품에 맞춘 강의 범위와 실습 자료 |
| 고객 보드 Bring-Up | 신규 보드 검증팀 | power, clock/reset, boot, interface, debug checklist |
Application Areas
어플리케이션 영역
개인 학습Verilog HDL과 FPGA SoC 개발 기초.
기업 교육개발팀 공통 교육과 실습 환경 구성.
고객 맞춤형 교육팀 수준, 목표 보드, 개발 일정에 맞춘 교육 구성.
고객 보드 Bring-Up고객 보드의 초기 구동, 인터페이스 확인, debug 순서 정리.
제품 개발 준비TDC, CIS, ZM4 적용에 필요한 FPGA 개발 역량.
Contact
필요한 강의 범위를 보내주세요.
현재 수준, 필요한 주제, 팀 규모, 일정을 알려주시면 교육 구성을 안내합니다.
교육 및 강의 문의
whjeong@maduinos.com
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