RTL·FPGA IP 개발
Verilog/SystemVerilog 기반 제어 로직, FSM, FIFO, 레지스터와 커스텀 IP를 설계합니다.
Development Scope
필요한 기능부터 시스템 통합까지
FPGA 설계 용역, IP 개발, 펌웨어 연동과 보드 Bring-Up 중 필요한 업무를 협의합니다.
센서·고속 인터페이스
CIS 라인스캔, LVDS 입력, 타이밍 캡처, 데이터 정렬과 버퍼링을 구현합니다.
Zynq / MPSoC 통합
PS/PL 구조, AXI·DMA·DDR 데이터 경로와 Baremetal·RTOS·Linux 펌웨어 연동을 다룹니다.
시뮬레이션·설계 검토
테스트벤치와 파형으로 기능을 확인하고 클럭·리셋·CDC, 타이밍과 리소스를 검토합니다.
고객 보드 Bring-Up
부팅, 클럭·리셋과 인터페이스 초기 구동을 확인하고 실측 기반으로 문제를 추적합니다.
기존 설계 개선
기능 추가, 데이터 경로 병목과 타이밍 문제를 분석하고 수정 범위와 검증 조건을 제안합니다.
Deliverables
개발 범위와 산출물을 먼저 정합니다.
착수 전 구현 범위, 검증 환경, 완료 기준과 인계 자료를 협의합니다.
| 업무 | 협의 가능한 산출물 |
|---|---|
| 요구사항·아키텍처 | 기능 정의, 블록 다이어그램, 인터페이스와 레지스터 맵 |
| RTL·FPGA 구현 | RTL/IP 소스, 제약 파일, 프로젝트·빌드 방법과 구현 결과 |
| 펌웨어 연동 | 합의된 범위의 제어·데이터 전송 코드와 동작 확인 절차 |
| 검증·기술 인계 | 테스트벤치, 검증 결과, 보드 구동 절차와 사용 문서 |
Engagement Process
외주 개발 진행 절차
01 · 요구사항·보드 자료 검토
02 · 개발 범위·일정·완료 기준 협의
03 · RTL·펌웨어 구현과 중간 확인
04 · 보드 검증·산출물 인계
일정과 비용은 대상 FPGA, 기존 설계 상태, 인터페이스, 목표 성능과 검증 환경을 확인한 후 안내합니다.
Questions
외주 개발 문의 전 확인하세요.
일부 기능만 의뢰할 수 있나요?
RTL 모듈, AXI IP, 센서 인터페이스 등 필요한 기능 단위로 범위를 상담할 수 있습니다.
이미 제작한 보드도 가능한가요?
기존 회로와 FPGA 프로젝트, 현재 증상을 검토한 뒤 Bring-Up·디버깅과 기능 추가 범위를 협의합니다.
어떤 자료가 필요한가요?
목표 기능, FPGA·보드 정보, 인터페이스, 처리량·지연시간과 희망 일정을 준비해 주세요. 초기 상담은 공개 가능한 요약으로 시작할 수 있습니다.
Contact
FPGA 개발 요구사항을 보내주세요.
프로젝트 단계와 필요한 기능을 알려주시면 외주 개발·설계 용역의 범위와 먼저 확인할 항목을 안내합니다.
FPGA 외주 개발 문의
- 목표 기능과 적용 분야
- FPGA·보드·툴체인 정보
- 인터페이스와 목표 처리량·지연시간
- 기존 설계 유무, 개발 범위와 희망 일정
whjeong@maduinos.com
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